引 言

在較長的一段時(shí)間內(nèi)，脈沖重復(fù)頻率跟蹤器技術(shù)都是基于ISA總線且建立在分立式IC器件架構(gòu)之上，存在著元器件數(shù)量偏多、PCB（印制電路板）尺寸偏大、總線分時(shí)復(fù)用速度慢、電路穩(wěn)定性不夠理想、擴(kuò)展性與移植性差等缺陷。當(dāng)前，FPGA（現(xiàn)場可編程門陣列）器件技術(shù)已經(jīng)發(fā)展得非常成熟，如何將其很好地應(yīng)用在重復(fù)頻率跟蹤器技術(shù)之中，將數(shù)字式重復(fù)頻率跟蹤器技術(shù)模塊化，減少跟蹤器的元器件使用數(shù)量，縮小外形尺寸，提高跟蹤器的穩(wěn)定性與擴(kuò)展性，加強(qiáng)跟蹤器的可移植性，成為我們研究的一個(gè)目標(biāo)。

比較以往的分立式重復(fù)頻率跟蹤器，模塊化的數(shù)字式重復(fù)頻率跟蹤器的主要優(yōu)點(diǎn)為：高集成度、高可靠性，體積小、速度快，配置靈活、生命周期長，良好的可擴(kuò)展性和可移植性，風(fēng)險(xiǎn)小、性價(jià)比高、研制周期短。

1 、組成與工作原理

1.1 組成

模塊化的數(shù)字式重復(fù)頻率跟蹤器組成框圖如圖1所示。

該跟蹤器由CPCI接口電路和跟蹤邏輯電路兩大部分組成。其中，CPCI接口電路包括CPCI驅(qū)動(dòng)單元和CPCI邏輯單元兩個(gè)功能模塊，跟蹤邏輯電路包括預(yù)置控制單元、預(yù)置寄存單元、時(shí)序單元、運(yùn)算單元、地址控制單元和波門形成單元共6個(gè)功能模塊。

1.2 工作原理

模塊化的數(shù)字式重復(fù)頻率跟蹤器的主要功能是從一脈沖流中分離出某一固定重復(fù)頻率的脈沖序列（及實(shí)施對(duì)某一固定重復(fù)頻率的跟蹤），主要包括3個(gè)預(yù)置參數(shù)：P、DP和T，其中，P為信號(hào)重復(fù)周期（在跟蹤器的實(shí)際應(yīng)用中，雖然以重復(fù)周期為參數(shù)，但業(yè)內(nèi)仍習(xí)慣稱為重復(fù)頻率跟蹤器），DP為容差（跟蹤輸出信號(hào)寬度控制參數(shù)），T為提前量（跟蹤輸出信號(hào)與輸入信號(hào)相關(guān)后的脈沖沿控制參數(shù)）。重復(fù)頻率跟蹤器就是根據(jù)這3個(gè)預(yù)置參數(shù)對(duì)輸入脈沖信號(hào)進(jìn)行實(shí)時(shí)跟蹤，形成所需的輸出波門信號(hào)，且P、DP和T值均由計(jì)算機(jī)通過CPCI總線預(yù)置，這3個(gè)預(yù)置參數(shù)的定義見圖2。

在跟蹤器中，有一個(gè)關(guān)鍵電路是數(shù)字延時(shí)器，其基本原理是對(duì)輸入脈沖流的到達(dá)時(shí)間進(jìn)行處理。對(duì)于一個(gè)重復(fù)頻率相對(duì)穩(wěn)定的脈沖信號(hào)，在延遲一個(gè)信號(hào)重復(fù)周期后，與信號(hào)本身自相關(guān)。根據(jù)這一原理，如果延遲時(shí)間等于脈沖信號(hào)的重復(fù)周期（即P=1／F，F(xiàn)為原始脈沖信號(hào)重復(fù)頻率），那么讓原始信號(hào)通過延時(shí)器后再與原始信號(hào)相“與”，將會(huì)得到一個(gè)信號(hào)重復(fù)頻率與原始信號(hào)相同的有效輸出信號(hào)。在實(shí)際應(yīng)用中，為了從交錯(cuò)脈沖流中可靠分離出被跟蹤信號(hào)，有效去除其他干擾信號(hào)，一般采用具有兩級(jí)數(shù)字延時(shí)器的延遲電路，其原理及時(shí)序見圖3。其中，P=1／F（F是被跟蹤信號(hào)重復(fù)頻率），如果滿足p1=p2=P（p1、p2分別對(duì)應(yīng)兩級(jí)延時(shí)器的延遲時(shí)間），該電路就能夠從交迭脈沖流中分離出一固定重復(fù)頻率的脈沖序列。

上述數(shù)字延時(shí)器的核心器件為存儲(chǔ)器，其工作特性為輸入信號(hào)從存儲(chǔ)器輸入端Data寫入，經(jīng)過設(shè)定大小的讀寫周期后，從輸出端Q讀出，如果讀地址與寫地址的差值為P，那么從輸入端到輸出端原始信號(hào)被延時(shí)了P個(gè)讀寫周期。在實(shí)際應(yīng)用中，考慮到信號(hào)的抖動(dòng)和對(duì)輸出脈沖寬度及時(shí)間沿的不同需求，將容差參數(shù)DP和提前量參數(shù)T引入延時(shí)周期，將延時(shí)周期設(shè)計(jì)為P-DP-T，并對(duì)輸出脈沖后沿作延時(shí)一個(gè)DP的處理，這樣，得到的最終輸出波門信號(hào)寬度與參數(shù)DP相關(guān)，時(shí)間沿與參數(shù)T相關(guān)，達(dá)到了輸出波門信號(hào)參數(shù)可控的目的。

整個(gè)跟蹤器電路的原理框圖見圖4。

跟蹤器的3個(gè)預(yù)置參數(shù)通過數(shù)據(jù)總線預(yù)置后進(jìn)入預(yù)置寄存單元鎖存，地址線和控制線進(jìn)入預(yù)置控制單元通過組合邏輯生成預(yù)置寄存單元的鎖存脈沖CP；外部時(shí)鐘進(jìn)入時(shí)序單元后通過組合邏輯生成讀／寫地址控制信號(hào)、讀／寫使能信號(hào)、瀆／寫時(shí)鐘、計(jì)數(shù)器輸出，其中，讀寫時(shí)鐘和計(jì)數(shù)器輸出與外部時(shí)鐘周期相關(guān)，整個(gè)跟蹤器的跟蹤精度也就與外部時(shí)鐘相關(guān)，例如，當(dāng)外部時(shí)鐘為1 MHz時(shí)，計(jì)數(shù)器輸出以1μs為一個(gè)計(jì)數(shù)節(jié)拍。在實(shí)際應(yīng)用中，需要綜合考慮跟蹤器的跟蹤寬度、跟蹤深度、存儲(chǔ)器容量、精度指標(biāo)要求等條件來決定需要采用的外部時(shí)鐘的大??；計(jì)數(shù)器輸出與預(yù)置寄存單元的輸出同步進(jìn)入運(yùn)算單元，通過組合邏輯生成運(yùn)算后的讀寫地址輸入地址控制單元；地址控制單元控制讀和寫兩路地址，它們分別為C+（P-DP-T）和C，這樣，讀地址和寫地址之間相差P-DP-T個(gè)時(shí)鐘節(jié)拍，可以看到在這里脈沖前沿被前移了DP+T的長度；輸入信號(hào)進(jìn)入波門形成單元后，通過組合邏輯生成一個(gè)與輸入脈沖信號(hào)前沿同步、脈寬固定為一個(gè)時(shí)鐘節(jié)拍Wt的同步脈沖作為動(dòng)態(tài)存儲(chǔ)器的data輸入，存儲(chǔ)器在讀／寫使能信號(hào)和讀／寫時(shí)鐘控制下得到Q輸出，在原理圖中還可看到容差也輸人了波門形成單元，通過組合邏輯將Q輸出的后沿后移2倍的DP長度，這樣，最終得到的輸出波門“沿”特性較輸入脈沖前沿提前DP+T，寬度特性為2（DP+1）Wt，可以看到，通過控制Wt、DP和T的取值，可得到指標(biāo)允許范圍內(nèi)的脈沖前沿可控的一定寬度的理想輸出跟蹤波門。

2、 設(shè)計(jì)應(yīng)用

2.1 軟件操作平臺(tái)的要求

模塊化的數(shù)字式重復(fù)頻率跟蹤器對(duì)軟件操作平臺(tái)的要求主要包括：Windows 2000操作系統(tǒng)；Quartus2.0或以上版本；Microsoft Visual C++6.0應(yīng)用軟件和自行編制的跟蹤器參數(shù)預(yù)置程序。

2.2 關(guān)于跟蹤器電路芯片的選擇

本設(shè)計(jì)中介紹的跟蹤器主要技術(shù)參數(shù)為：跟蹤信號(hào)個(gè)數(shù)為一路，脈沖信號(hào)重復(fù)周期范圍為20μs～5 000μs，容差參數(shù)寬度10 bit，提前量參數(shù)寬度6 bit，跟蹤精度為1μs，由此不難得出此跟蹤器的寬度要求為13 bit。

因?yàn)楸靖櫰髟O(shè)計(jì)中的關(guān)鍵器件為存儲(chǔ)器，所以，在FPGA器件的選擇上，應(yīng)該重點(diǎn)考慮它的內(nèi)部存儲(chǔ)器資源。由前述可知，每實(shí)現(xiàn)一路信號(hào)跟蹤需要2片存儲(chǔ)器參與工作，每片存儲(chǔ)器的寬度為1 bit，深度為13 bit，由此可知每實(shí)現(xiàn)一路信號(hào)跟蹤需要的存儲(chǔ)器容量為16 kB，這樣，就需要仿制出一個(gè)8 kB容量的存儲(chǔ)器模塊。同時(shí)，我們選擇的FPGA芯片的內(nèi)部存儲(chǔ)器資源容量必須不小于16 kB才能夠?qū)崿F(xiàn)對(duì)一路信號(hào)的實(shí)時(shí)跟蹤，而且，這是在理想狀態(tài)下的汁算所得，在實(shí)際應(yīng)用中，考慮到FPGA器件的資源分配特性，不應(yīng)該將資源滿額運(yùn)轉(zhuǎn)，必須保留有一定的資源優(yōu)化空間才能保證芯片的最佳工作狀態(tài)。所以，在芯片的選擇上，應(yīng)該選擇一款內(nèi)部存儲(chǔ)器資源容量較大于16 kB的芯片。依據(jù)Altera公司提供的開發(fā)軟件Quartus4.1，在Megawizard向?qū)е械拇鎯?chǔ)器編譯管理器中，我們自行創(chuàng)建了一個(gè)寬度為1 bit、深度為13 bit、帶讀寫控制的存儲(chǔ)器模塊，并成功地替代且實(shí)現(xiàn)了原分立電路下的關(guān)鍵器件一存儲(chǔ)器所完成的全部功能，為數(shù)字式重復(fù)頻率跟蹤器的模塊化實(shí)現(xiàn)走出了最關(guān)鍵的一步。另外，如果希望實(shí)現(xiàn)對(duì)多路信號(hào)的跟蹤，就需要選擇內(nèi)部存儲(chǔ)器資源容量更大的芯片，具體的選擇依據(jù)同前面所述。

Altera公司是一家專業(yè)的FPGA生產(chǎn)廠家，根據(jù)Altera公司提供的技術(shù)資料，該公司生產(chǎn)的APEX20K系列芯片EP20K30E系列至EP20K200E系列的內(nèi)部存儲(chǔ)器資源大小從24 576 bit至106 496 bit不等，經(jīng)過綜合比較，選擇了EP20K100QC240芯片，它的內(nèi)部存儲(chǔ)器資源容量可以滿足對(duì)一路信號(hào)實(shí)施跟蹤時(shí)所需的存儲(chǔ)器資源要求。關(guān)于芯片的選型請(qǐng)參考Altera公司的相關(guān)資料。

目前，Altera公司生產(chǎn)的StratixⅡ系列芯片的最大內(nèi)部存儲(chǔ)器資源容量為7 427 520 bit（參見Altera公司器件手冊(cè)），7 427 520 bit=7 Mbit，也就是說，從內(nèi)部存儲(chǔ)器資源容量的角度出發(fā)，理論上，在分辨率為1μs、跟蹤信號(hào)寬度為1 bit的情況下，一片StraTIxⅡ系列的EPlS80型號(hào)的芯片存儲(chǔ)深度可以達(dá)到7 Mbit。

2.3 總線協(xié)議及時(shí)序

根據(jù)跟蹤器參數(shù)沒置需要，數(shù)據(jù)總線LD［31..0］協(xié)議如圖5所示。

其中，P0～P12為脈沖重復(fù)周期碼，T0～T5為提前量碼，DP0～DP9為容差碼，它們的計(jì)算精度均為1μs。

關(guān)于CPCI接口的主要時(shí)序關(guān)系見圖6。

在Quartus4.1環(huán)境下，根據(jù)構(gòu)建的FPGA邏輯電路，可以對(duì)跟蹤器進(jìn)行時(shí)序仿真，其仿真結(jié)果見圖7。圖中標(biāo)注處為輸入信號(hào)對(duì)應(yīng)的輸出波門，因?yàn)殡娐分幸肓硕?jí)數(shù)字延時(shí)器，所以輸出波門較輸入信號(hào)延遲了2個(gè)信號(hào)周期。

2.4 FPGA的配置芯片

FPGA配置芯片的選擇主要根據(jù)FPGA配置文件的大小，同時(shí)參考FPGA生產(chǎn)廠家器件手冊(cè)的推薦配置用法。幾種常用的配置芯片容鼉大小如下：EPC2為1.6 Mbit，EPC4為4 Mbit，EPC8為8 Mbit，EPC16為16 Mbit，本跟蹤器選擇了EPC2Lc20芯片，它對(duì)應(yīng)的下載電路連接方式參見圖8。

2.5 跟蹤器參數(shù)預(yù)置程序

為了配合跟蹤器的檢驗(yàn)，可以在VC6.0環(huán)境下自行編制一個(gè)小型的跟蹤器參數(shù)置數(shù)程序。

部分程序段格式及內(nèi)容如下：

3、 結(jié)束語

本數(shù)字式重復(fù)頻率跟蹤器實(shí)現(xiàn)了在時(shí)域相關(guān)的基礎(chǔ)上對(duì)一批相同重復(fù)頻率脈沖信號(hào)的實(shí)時(shí)跟蹤，通過改變各個(gè)功能模塊的接口參數(shù)和對(duì)組合邏輯局部調(diào)整，可以得到電路特性指標(biāo)允許范圍內(nèi)的理想的跟蹤輸出波門。未來的發(fā)展方向可以關(guān)注以下幾點(diǎn)：脈寬相關(guān)、相位相關(guān)、可跟蹤的信號(hào)批數(shù)（多批）、可跟蹤的信號(hào)重復(fù)頻率類型（重復(fù)頻率P固定、抖動(dòng)及參差）、對(duì)不同頻率和不同方位信號(hào)的跟蹤、跟蹤波門精度的提高等。從而使跟蹤器能夠在密集信號(hào)環(huán)境中快速、準(zhǔn)確地產(chǎn)生各種復(fù)雜信號(hào)的跟蹤輸出信號(hào)，實(shí)現(xiàn)對(duì)多批不同頻率、不同方位、不同類型的目標(biāo)分別進(jìn)行有效實(shí)時(shí)跟蹤的目的。