晶圓代工龍頭臺積電采用極紫外光（EUV）微影技術的首款7＋納米芯片已經(jīng)完成設計定案，支援最多4層EUV光罩。



臺積電同時也在加速5納米制程推進，預計明年4月可開始進行風險試產(chǎn)，支援的EUV光罩層將上看14層，5納米可望如期在2020年上半年進入量產(chǎn)。



相關人士認為，臺積電在晶圓先進制程持續(xù)推進，推出可整合多種異質(zhì)芯片的先進封裝技術，最大的競爭對手韓國三星短期內(nèi)恐難與之抗衡。



由此來看，蘋果明后兩年將推出的7＋納米A13及5納米A14應用處理器，可能將繼續(xù)由臺積電拿下獨家代工訂單。



隨著臺積電7納米持續(xù)提升產(chǎn)能且良率逐步改善，臺積電首款采用EUV技術的7＋納米制程已完成研發(fā)并進入試產(chǎn)，與7納米相較擁有更低功耗表現(xiàn)及更高集積密度。



EUV工藝的7nm+（代號N7+）工藝，晶體管密度再提升20%，功耗降低10%，不過性能沒有變化。



第三季初順利完成客戶首款芯片的設計定案，預計年底前會有更多客戶芯片完成設計定案，明年第二季后將可順利進入量產(chǎn)，屆時臺積電將成為全球首家采用EUV技術量產(chǎn)的晶圓代工廠。

另外臺積電新12英寸晶圓廠Fab 18，第一期工程希望搶在年底前完工，明年開始進入裝機，第二期工程也已開始動工興建。



關于臺積電5納米的研發(fā)進度，預計明年上半年可獲得客戶首款芯片的設計定案，明年4月可望進入風險試產(chǎn)。以進度來看，2020年上半年將進入量產(chǎn)階段。



與初代7nm工藝相比，臺積電的5nm工藝大概能再降低20%的能耗，晶體管密度再提高1.8倍，至于性能，預計性能提升15%，如果使用新設備的話可能會提升25%。



為了搭配先進制程微縮及異質(zhì)芯片整合趨勢，臺積電除了整合10納米邏輯芯片及DRAM的整合扇出層疊封裝（InFO-PoP），以及整合12納米系統(tǒng)單芯片及8層HBM2存儲器的CoWoS封裝等均進入量產(chǎn)，也推出了整合多顆單芯片的整合扇出暨基板封裝（InFO-oS）、整合扇出存儲器基板封裝（InFO-MS）、整合扇出天線封裝（InFO-AIP）等新技術，滿足未來在人工智能及高效能運算、5G通訊等不同市場需求。



面對三星及格芯在22納米全耗盡型絕緣層上覆硅（FD-SOI）制程上持續(xù)獲得訂單，臺積電優(yōu)化28納米推出的22納米超低功耗（ULP）制程已經(jīng)進入試產(chǎn)階段。

目前已有超過40個客戶產(chǎn)品完成設計定案，明年將順利進入量產(chǎn)，超低漏電（ULL）制程預期明年上半年獲得客戶芯片設計定案。



另外根據(jù)國際電子商情之前的報道，臺積電已經(jīng)公布了3nm制程工藝計劃，臺南園區(qū)的3nm晶圓工廠已經(jīng)通過了環(huán)評初審，臺積電計劃投資6000億新臺幣（約為194億美元），2020年開始建廠，2021年完成設備安裝，預計最快2022年底到2023年初投產(chǎn)，3nm廠完成后預計雇用員工達四千人。



不過3nm技術可以說已經(jīng)接近半導體工藝的物理極限，而其目前也處于實驗室階段，臺積電資深處長莊子壽坦言：“3nm制程技術難度高，是很大挑戰(zhàn)。”